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Plan du cours
Fondamentaux de l'architecture RISC-V et aperçu de l'écosystème
Paysage des ISA RISC-V et adoption industrielle
- Philosophie des ISA ouvertes et paysage de normalisation de RISC-V International
- Modèle mental de RISC-V : architecture Load-Store, fichier de registres, ordonnancement des octets
- Comparaison avec ARM, x86 et POWER : compromis pour les architectures informatiques hétérogènes
- Évaluation de la maturité de l'écosystème : SiFive, T-Head, Western Digital et la communauté croissante du silicium open-source
- Interfaces standardisées : ISA RISC-V Privileged et Couche d'abstraction logicielle Machine (MSBL)
Modèles de mémoire et conformité ABI
- Spécification de l'architecture non privilégiée : map des registres CSR, gestion des exceptions et hiérarchies de mémoire
- Ensembles d'instructions RV32I / RV64I et conformité ABI pour la portabilité binaire multi-plateformes
- Conventions d'ordonnancement de la mémoire et instructions barrières pour les systèmes multiprocesseurs
Programmation assembleur RISC-V et chaîne d'outils compilateur
Programmation des instructions bas niveau
- Extensions des instructions entières de base (I), multiplication/division (M) et opérations atomiques (A)
- Stratégies de programmation sensibles au nombre de bits (32-bit et 64-bit) pour les cibles RISC-V
- Conventions d'appel et gestion des trames de pile pour les systèmes logiciels intégrés et temps réel
Maîtrise de la chaîne d'outils compilateur
- Chaîne d'outils compilateur basée sur LLVM : Clang, LLVM et Binutils pour la compilation croisée RISC-V
- Scripts de liaison, sections et configuration de l'emplacement mémoire pour les environnements bare-metal et RTOS
- Intrinsèques du compilateur, niveaux d'optimisation et réglage de code basé sur le profilage
- Flux de travail de développement de chaînes d'outils open-source : construction, tests et empaquetage de chaînes GCC/Clang personnalisées
Développement de systèmes intégrés et systèmes temps réel (RTOS)
Programmation bare-metal et RTOS
- Programmation système en Rust pour RISC-V : abstractions sans coût, gestion mémoire non sûre et développement bare-metal
- Environnements no-Std : liaisons personnalisées, développement de pilotes périphériques et E/O mappé en mémoire
- Développement BSP Zephyr RTOS et Buildroot pour les cibles RISC-V
- Interfaçage des périphériques : programmation GPIO, I2C, SPI, UART et contrôleurs DMA
Optimisation de la puissance et des performances
- Verrouillage d'horloge (clock gating), gestion des domaines d'alimentation et optimisation des modes basse consommation
- Analyse des performances cycle par cycle avec des profileurs de simulation et des compteurs de performance matériels
- Réglage de la latence des interruptions temps réel pour les applications critiques pour la sécurité
Développement du noyau Linux et du chargeur d'amorçage (bootloader) pour RISC-V
Firmware d'amorçage et écosystème bootloader
- OpenSBI (implémentation de la spécification SBI) : développement de firmware bootloader
- UEFI/EDK II sur RISC-V : développement de la pile de démarrage firmware moderne
- Portage de Coreboot et U-Boot pour les ordinateurs monocartes (SBC) RISC-V
Intégration du noyau Linux
- Contributions au noyau principal RISC-V : superpositions de périphérique, topologie CPU et développement de pilotes pour les contrôleurs d'interruption (AIA)
- Développement de BSP fournisseurs et configuration du noyau pour les plates-formes SoC personnalisées
- Prise en charge du système de fichiers, pile réseau et conteneurisation (Docker, Kubernetes) sur les systèmes hôtes RISC-V
Conception SoC RISC-V et prototypage FPGA
Architecture multicœur SoC et intégration
- Méthodologies de conception de réseau sur puce (NoC) pour les processeurs multi-cœurs RISC-V
- Cohérence du cache Axi4/CHI et protocoles de communication inter-processeurs
- Intégration de IP open-source : OpenCores, ChIPS Framework et composants RTL fournisseurs
- Conception de matrice de bus et intégration de contrôleurs mémoire (DDR, SRAM, eMMC, PCIe)
Prototypage de processeur basé sur FPGA
- Synthèse et implémentation FPGA des cœurs RISC-V (par ex., BOOM, VexRiscv, PULP)
- Méthodologie de vérification fonctionnelle basée sur les assertions SystemVerilog (SVA) et UVM
- Outils de vérification formelle et tests basés sur les propriétés pour la validation du cœur RISC-V
Extensions vectorielles RISC-V et accélération spécifique au domaine
Focus approfondi sur l'extension RVV (RISC-V Vector)
- Chargement/stockage vectoriel, multiplication-accumulation fusionnée vectorielle (VFMA) et accélération des calculs matriciels
- Opérations vectorielles à longueur variable (VL, VLEN) pour l'exécution SIMD optimisée par la charge de travail
- Opérations de masquage vectoriel, contrôle segmenté et flexibilité des types de données pour les charges DSP et ML
Conception d'accélérateurs DSP personnalisés et d'instructions spécifiques au domaine
- Conception d'accélérateurs spécifiques au domaine via des extensions personnalisées et des interfaces d'opérandes basées sur CBAR
- Modifications du frontend du compilateur pour la génération d'instructions personnalisées et l'émission de code
- Stratégies de partitionnement matériel-logiciel pour l'intégration d'accélérateurs dans les SoC de production
Accélération IA et apprentissage automatique en périphérie sur RISC-V
Conception et intégration de NPU pour les processeurs RISC-V
- Architecture de unité de traitement neuronal (NPU) : tableaux systoliques, cœurs tensoriels et compression des poids pour l'accélération IA sur puce
- Techniques de quantification de modèles (INT8, INT4, FP8) pour le déploiement en périphérie sur RISC-V
- Compatibilité des frameworks : TensorFlow Lite Micro, ONNX Runtime et PyTorch Edge sur les cibles RISC-V
Informatique hétérogène pour les charges de travail IA
- Co-conception du CPU hôte RISC-V avec l'accélérateur IA NPU pour les pipelines d'inférence en temps réel
- Optimisation du sous-système mémoire : gestion de la bande passante HBM/DDR pour les poids et activations des modèles ML
- Évaluation thermique et budgétisation énergétique pour les systèmes d'inférence IA en périphérie
Sécurité matérielle et calcul confidentiel sur RISC-V
Protection de la mémoire physique et exécution de confiance
- Protection de la mémoire physique (PMP) et mécanismes de sécurité du marcheur de table de pages
- Architectures d'enclave sécurisée/TEE pour RISC-V : intégration OP-TEE, environnements d'exécution de confiance de type SEV
- Sécurité de la chaîne de démarrage : racine de confiance, démarrage sécurisé et attestation de lancement mesuré
Accélération cryptographique
- Extensions cryptographiques RISC-V (Zk, Zkr, K extensions) : accélération SHA, AES, RSA, RSA-PSS et ECC
- Intégration de la cryptographie post-quantique (PQC) pour les processeurs RISC-V de nouvelle génération
- Techniques d'atténuation des attaques par canal auxiliaire : programmation à temps constant, masquage et générateurs de nombres aléatoires matériels
Architecture personnalisée avancée et conception d'extensions ISA
Architecture spécifique au domaine et extensions d'instructions personnalisées
- Méthodologie de conception d'extension ISA : encodage, tables d'encodage, analyse d'impact ABI et processus de soumission à la spécification RISC-V International
- Conception de fichier de registres personnalisé avec CBAR (registres de base d'adresse personnalisée) pour le dispatch des opérandes
- Pipelining des instructions, détection des risques et modifications du pipeline pour les extensions personnalisées
Vérification et validation des modifications architecturales personnalisées
- Conception d'environnements de test pour les extensions personnalisées : génération d'stimulus dirigé par rapport à aléatoire contraint
- Cadres de tests régressifs et vérification pilotée par la couverture pour les modifications architecturales
- Tests d'interopérabilité : garantir que les instructions personnalisées fonctionnent dans les contraintes ABI établies
Applications RISC-V critiques pour la sécurité et automobiles
Sûreté de fonctionnement et conformité aux normes automobiles
- Conformité à la sûreté de fonctionnement ISO 26262 pour les processeurs automobiles RISC-V
- Classification ASIL-Q et développement du manuel de sécurité pour l'IP silicium RISC-V
- Gestion déterministe des interruptions, paires de cœurs en pas de montre (lockstep) et protection de la mémoire pour les systèmes RISC-V critiques pour la sécurité
Applications industrielles temps réel et calcul en périphérie
- Conformité IEC 61508 SIL et ordonnancement déterministe sur les plates-formes multicœurs RISC-V
- Développement de passerelles IoT industrielles avec RISC-V : connectivité, analytique en périphérie et systèmes de mise à jour firmware OTA
Projet final : Développement système RISC-V de bout en bout
Projet sur le cycle de vie complet
- Spécification architecturale : conception d'extensions ISA et configuration du cœur pour un cas d'utilisation défini
- Implémentation RTL en SystemVerilog avec environnements de test UVM et couverture de vérification formelle
- Prototypage FPGA, développement de firmware de démarrage et intégration de la pile de pilotes bare-metal
- BSP Linux et personnalisation de la chaîne d'outils pour le cœur RISC-V personnalisé
- Déploiement de charges de travail IA : intégration NPU, quantification des modèles et benchmarking des performances
- Validation de la sécurité : application PMP, démarrage sécurisé et benchmarking de l'accélération cryptographique
- Documentation d'architecture technique, analyse de stratégie IP et présentation à l'équipe pluridisciplinaire
Pré requis
Aucun.
21 Heures
Nos clients témoignent (2)
Les explications et l'interactivité du formateur étaient vraiment excellentes ; même si je n'étais probablement pas assez expérimenté, j'ai beaucoup appris !
Pieter Bruynseels - Spot Buy Center BV
Formation - Design Patterns
Traduction automatique
J'ai aimé la plateforme que nous avons utilisée. Elle était vraiment agréable et facile à utiliser. J'ai particulièrement apprécié la section sur TypeScript, en particulier les parties consacrées aux espaces de noms et aux modules.
Robert - DB Global Technology
Formation - JavaScript - Advanced Programming
Traduction automatique
